Chega o chip NanoStack sub-1nm da IBM
IBM
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Principais conclusões da ZDNET
- A arquitetura NanoStack sub-1 nanômetro da IBM contém quase 100 bilhões de transistores em um chip.
- Esses chips são mais baratos e mais poderosos que as gerações anteriores.
- A tecnologia NanoStack será ótima para implantar cargas de trabalho de IA.
A TSMC, a Intel e a Samsung têm pressionado para produzir chips de baixo nanômetro único nos próximos dois anos, enquanto planejam produzir chips subnanométricos em algum momento até o last da década. Essa corrida pode ter terminado, no entanto, antes mesmo de começar. A IBM revelou o que diz ser a primeira tecnologia de chip sub-1 nanômetro do mundo baseada em um novo 3D NanoStack arquitetura de transistor no nó de 0,7 nm – ou 7 angstrom.
O dispositivo de pesquisa, apresentado antes VLSI 2026foi projetado para acomodar quase 100 bilhões de transistores em uma matriz do tamanho de uma unha, quase dobrando a densidade do chip de teste anterior de 2 nm da IBM, mostrado pela primeira vez em 2021. Hoje, os chips menores e mais poderosos atingem cerca de 80 bilhões de transistores.
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O que há de tão importante em chips minúsculos? Eles são valiosos porque permitem colocar mais transistores em uma determinada área usando menos energia, o que se traduz em maior desempenho, menor uso de energia e menor custo por unidade de computação. Caso você esteja vivendo sob uma rocha, a IA exige chips baratos e de baixo consumo de energia. Existe um mercado enorme para esses chips.
Da nanofolha à ‘nanostack’
No centro do anúncio está o NanoStack. Este é um projeto de transistor tridimensional baseado em nanofolhas que pode ser dimensionado verticalmente ou ao longo do eixo z, empilhando e escalonando dispositivos CMOS. Ao contrário das atuais arquiteturas de nanofolhas, nas quais a IBM também foi pioneira e que estão sendo adotadas pelas principais fundições em 3 nm e 2 nm, o NanoStack une dois transistores de nanofolhas em uma única estrutura vertical, com cada camada otimizada de forma independente e contatada de lados opostos.
Cada transistor na estrutura demonstrada usa três nanofolhas com espessura inferior a 5 nm, com cerca de “15 átomos de silício” de diâmetro, separadas por espaçadores de aproximadamente 9 nm. Dois desses dispositivos são então ligados verticalmente usando um processo dielétrico ultrafino que a IBM descreve como uma inovação importante. Como os dispositivos superior e inferior podem usar diferentes materiais de canal, dielétricos e metais, a IBM argumenta que o NanoStack é menos um truque único e mais uma plataforma de transistor que pode ser estendida por várias gerações: 7 angstrom (Å), 5 Å, 3 Å e potencialmente até 1 Å em seu roteiro interno.
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A propósito, um angstrom é um décimo bilionésimo de metro. Em termos de chips, um angstrom equivale a um décimo de nanômetro.
“Esta é a primeira tecnologia de chip abaixo de 1 nanômetro do mundo com uma nova arquitetura de transistor”, disse Jay Gambetta, Diretor de Pesquisa da IBM e IBM Fellow, durante uma coletiva de imprensa. “Não estamos apenas fabricando transistores menores, estamos reinventando a forma como os chips são construídos para fornecer muito mais potência e eficiência energética.”
Ganhos projetados: desempenho, eficiência e densidade de SRAM
A IBM está posicionando a tecnologia de 0,7 nm como um passo significativo além dos atuais nós de nanofolhas, em vez de apenas mais uma redução incremental. Com base em benchmarking interno em relação ao seu nó de 2 nm, a empresa disse que seus novos chips oferecerão desempenho até 50% maior com a mesma potência, ou até 70% menor potência com o mesmo desempenho.
Large Blue também destacou uma melhoria de 40% no dimensionamento da memória estática de acesso aleatório (SRAM) área celular em relação à sua tecnologia de 2 nm. Esta é uma mudança que a IBM descreveu como um “passo que a indústria não through há mais de uma década” e que poderia ser particularmente importante para aceleradores de IA que vivem ou morrem com largura de banda de memória no chip.
No laboratório, a IBM disse que validou experimentalmente a arquitetura com ligação dielétrica ultrafina em um processo CMOS, demonstrou engenharia de canal duplo em dispositivos empilhados e mostrou inversores CMOS funcionais com comportamento de comutação esperado. “Juntos, esses resultados confirmam que a tecnologia nanostack pode ser construída fisicamente e suporta computação actual”, disse a empresa em seus materiais de imprensa.
Dimensionamento de classe Angstrom, EUV de alto NA e materiais
A IBM deixa explícito que “0,7 nm” e “7 angstrom” devem ser lidos como nomes de nós geracionais, e não comprimentos ou passos literais de portas, em linha com a tendência mais ampla da indústria de desacoplar rótulos de nós de dimensões físicas específicas. Internamente, a empresa disse que comparou as dimensões críticas do NanoStack – como passos de porta e passo de porta contatada – em relação a um nó projetado de classe de 1 nm e, em seguida, impulsionou a escala indo para a vertical.
Para chegar lá, a linha de pesquisa de Albany depende fortemente de litografia avançada e trabalho com materiais. A IBM e parceiros em Nova York, incluindo ASML, Lam Analysis, Tokyo Electron e SCREEN, já estão instalando uma ferramenta EUV de alta abertura numérica (Excessive-NA EUV), que a empresa chama de “essencial para o futuro do escalonamento lógico”, e estão avaliando novas resistências de óxido metálico para padronização em nós de classe angstrom. No lado do dispositivo, a separação dos transistores superiores e inferiores do NanoStack abre a porta para a introdução de novos materiais de canal e dielétricos por camada, sem a necessidade de qualificá-los em toda uma pilha CMOS planar.
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De acordo com Huiming Bu, vice-presidente de pesquisa e desenvolvimento de tecnologia de silício da IBM, o NanoStack é um novo paradigma. Ela está movendo os chips para escalar totalmente em três dimensões e dando à indústria pelo menos “mais uma década” de avanços lógicos à medida que ela passa de nanômetros para angstroms.
Não fique muito animado ainda, no entanto. Historicamente, a introdução de qualquer materials genuinamente novo em CMOS de alto quantity levou bem mais de uma década. No entanto, a IBM argumenta que a arquitetura particionada do NanoStack pode reduzir esse atrito. Ainda assim, pesquisadores universitários de dispositivos já estão abordando a IBM para explorar novos materiais dentro da arquitetura.
IA, information facilities e cronograma de comercialização
Embora o chip de 0,7 nm demonstrado hoje seja um projeto de pesquisa, a IBM já está vinculando o trabalho diretamente à IA e aos roteiros de nuvem. Gambetta e Bu consideraram os ganhos de desempenho por watt como cruciais para acomodar a procura descontrolada de IA sem contas de energia igualmente descontroladas, especialmente em centros de dados onde a electricidade e o arrefecimento estão agora a definir restrições.
“Todo mundo exige mais desempenho, mas ninguém quer pagar a conta da energia”, disse Bu. “Esta nova inovação pode melhorar o desempenho em 50% em comparação com o melhor chip disponível atualmente e, ao mesmo tempo, pode reduzir o consumo de energia em 70% se você optar por gerenciar seu consumo de energia nessa computação, que é um componente muito crítico para a IA.” O aumento de 40% na densidade de SRAM também pode ajudar os arquitetos a aproximar os caches e a memória interna das unidades de computação, reduzindo a sobrecarga de movimentação de dados em cargas de trabalho de treinamento e inferência.
A IBM enfatizou que NanoStack é uma tecnologia lógica genérica. Não é uma estrutura única ou com finalidade especial. A IBM espera que o NanoStack eventualmente sustente CPUs, GPUs, SoCs móveis e matrizes SRAM. Embora atualmente esteja focada em trazer seu processo de 2 nm baseado em nanofolhas para a fabricação com o parceiro de fundição japonês Rapidus, a IBM disse que o NanoStack pretende substituir a nanofolha como a arquitetura de ponta principal, começando no nó sub-1 nm.
Com essa ressalva, a empresa ainda fala em vender seus chips no futuro. Com base em seu histórico de transferência de IP de nanofolhas e outras inovações de dispositivos para fundições comerciais, a IBM disse que vê um caminho para o uso de produção do NanoStack em um nó abaixo de 1 nm “já nos próximos 5 anos”.
